Bon: Xilinx fonctionne avec Virtex Ultra HBM-amélioré …


La semaine dernière, Xilinx a publié une vidéo de 2 minutes montrant un FPGA amélioré HBM Xilinx Virtex UltraScale + XCVU37P fonctionnant avec la mémoire vive HBM HBM communiquant à pleine vitesse (460 Go / s) et sans erreur sur 32 canaux. (Voir “Virtex UltraScale + FPGA enrichi d’une mémoire DRAM HBM intégrée, fonctionnant à pleine vitesse (460 Go / s), sans erreur, dès le premier jour de la production de silicium. ")

Bittware a déjà annoncé deux cartes PCIe pour ces FPGA Xilinx améliorés par HBM:

  • XUPVVH: une carte à double emplacement pouvant accueillir les FPGA Virtex UltraScale + VU35P ou VU37P améliorés par HBM (chacun avec 8 Go de mémoire DRM HBM) avec quatre cages optiques QSFP28 et deux logements DIMM pouvant accueillir jusqu'à 256 Go de mémoire DDR4 SDRAM (128 Go / slot) .

Bittware XUPVVH board block diagram.jpg

Carte PCIe à double emplacement XUPVVH de Bittware, schéma fonctionnel

  • XUPSVH: une carte à un emplacement pouvant accueillir les FPGA Virtex UltraScale + VU33P et VU35P améliorés par HBM (avec respectivement 4 et 8 Go de mémoire vive dynamique HBM) et deux cages optiques QSFP28.

Bittware XUPSVH board block diagram.jpg

Carte PCIe à un emplacement XUPSVH de Bittware, schéma fonctionnel

Pour rappel, Bittware avait précédemment annoncé le XUPVV4 basé sur le FPGA Virtex UltraScale + VU13P. (Voir “Avertissement, FPGA nu: la carte PCI XUPVV4 de Bittware s’agrandit avec le FPGA Xilinx Virtex UltraScale + VU13P. ")

Veuillez contacter directement Bittware pour plus d'informations sur ces cartes PCIe.



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Les Chroniques MicroZed d'Adam Taylor, Partie 235: …


Par Adam Taylor

Nous avons récemment étudié la manière dont nous pourrions utiliser la sortie en flux XADC de Zynq SoC avec DMA. Pour cet exemple, je n'ai démontré que la sortie d'un canal XADC sur un flux AXI. Cependant, il est important de comprendre comment utiliser plusieurs canaux dans un flux AXI pour les transférer dans la mémoire du processeur, que nous utilisions le XADC comme source ou non.

Pour illustrer cela, je mettrai à jour le design XADC que nous avons utilisé pour l'exemple de diffusion en continu précédent. Mettre à jour le logiciel est simple. Il suffit d'activer un autre canal XADC lors de la configuration du séquenceur et de la mise à jour de l'API utilisée. La mise à jour du matériel est un peu plus compliquée.

Pour mettre à niveau la conception matérielle de Vivado, la première chose à faire est de remplacer le module IP DMA par le cœur IP multicanal DMA (MCDMA). Le cœur IP MCDMA prend en charge jusqu’à 16 canaux d’entrée différents. Les canaux DMA sont mappés sur le contenu du flux AXI à l'aide du bus TDest, qui fait partie du standard AXIS.

Comme avec le précédent exemple de diffusion XADC, nous allons configurer le MCDMA pour un fonctionnement unidirectionnel (écriture uniquement) et prendre en charge deux canaux:

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Configuration du noyau IP MCDMA.

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Conception Vivado avec le noyau IP MCDMA (Tcl BD disponible sur GitHub)

TDest est le signal AXI utilisé pour acheminer le contenu du flux AXI. De plus, lors de la configuration du XADC pour le streaming AXI, les différents canaux XADC émis sur le flux sont identifiés par le bus TId.

Pour pouvoir utiliser le MCDMA avec le XADC, nous devons remapper le canal XADC TId sur le canal MCDMA TDest. Nous devons également mettre en paquet les données en affirmant TLast sur l'entrée MCDMA AXIS.

Dans l'exemple précédent, nous avons utilisé un cœur IP personnalisé pour générer le signal TLast. Une meilleure solution consiste toutefois à remapper le TId et à générer le signal TLast à l’aide du convertisseur de sous-ensemble AXIS.

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AXIS Subset Converter Configuration

À ce stade, l’aigle remarquera que le XADC utilise des numéros de canal allant jusqu’à 31, les entrées auxiliaires utilisant les identificateurs de canal (16 à 31), qui sont en dehors de la plage de canaux de la MCDMA. Si nous utilisons les entrées auxiliaires, nous pouvons également utiliser le convertisseur de sous-ensemble AXIS pour remapper ces numéros de canaux plus élevés dans la plage MCDMA en remappant les quatre bits inférieurs du XADC TId vers le canal MCDMA TDest. Lorsque vous utilisez cette méthode, les canaux XADC inférieurs ne peuvent pas être utilisés, sinon il y aurait un conflit.

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Sortie du XADC avec plusieurs canaux (canaux de température et VPVN)

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Sortie du bloc de sous-ensemble AXIS après le remappage et la génération de TLast

Lorsqu'il s'agit de mettre à jour l'application logicielle, nous devons utiliser les API d'en-tête XMCDMA.h pour configurer le MCDMA et configurer les descripteurs de mémoire tampon pour chacun des canaux. Le logiciel effectue les étapes suivantes:

  1. Allouez des zones de mémoire pour le tampon de réception et les descripteurs de tampon.
  2. Pour chaque canal, créez les descripteurs de mémoire tampon.
  3. Remplissez les descripteurs de tampon et l'adresse du tampon de réception.
  4. Réinitialise le contenu de la mémoire tampon de réception à zéro.
  5. Invalidez la mise en cache dans le tampon de réception pour vous assurer que les valeurs sont visibles dans la mémoire DDR.
  6. Commettez les canaux au matériel.
  7. Démarrez les transferts MCDMA pour chaque canal.

L'application logicielle définit plusieurs descripteurs de mémoire tampon pour chaque canal. En ce qui concerne le tampon de réception de cet exemple, j’ai utilisé un seul tampon de réception pour que les données reçues des deux canaux partagent le même espace adresse. Ceci peut être vu ci-dessous. Les demi-mots commençant par 0x4yyy concernent l’entrée VPVN, tandis que les demi-mots de température de l’appareil commencent par 0x9yyy.

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Contenu de la mémoire montrant les deux canaux

Il s’agit d’une simple adaptation au logiciel existant qui utilise plusieurs mémoires tampons de réception en mémoire. Pour de nombreuses applications, des tampons de réception distincts sont plus utiles.

Pouvoir déplacer les flux de données AXI vers des emplacements mappés en mémoire est une nécessité vitale pour de nombreuses applications, telles que le traitement du signal, la communication et l'interfaçage de capteurs. L'utilisation du convertisseur de sous-ensemble AXI nous permet de remapper et de formater correctement les données de flux AXIS dans un format compatible avec le cœur IP MCDMA.

Vous pouvez trouver l'exemple de code source sur GitHub.

Le site Web d’Adam Taylor est http://adiuvoengineering.com/.

Si vous voulez des versions e-book ou reliées des précédents blogs de chroniques MicroZed, vous pouvez les obtenir ci-dessous.

Première année E Book here

Première année Hardback ici.

MicroZed Chronicles hardcopy.jpg

Deuxième année E Book here

Deuxième année relié ici

MicroZed Chronicles Second Year.jpg



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Analyse du spectre RF en temps réel RSA5000 6,5 GHz de Rigol …


Le nouvel analyseur de spectre en temps réel RSA5000 de Rigol vous permet de capturer, d’identifier, d’isoler et d’analyser des signaux RF complexes avec une bande passante en temps réel de 40 MHz sur une plage de signaux de 3,2 GHz ou 6,5 GHz. Il est conçu pour les ingénieurs travaillant sur les conceptions RF sur les marchés de l'IdO et de l'Iiot, ainsi que sur les équipements industriels, scientifiques et médicaux. Rigol faisait la démonstration de l’analyseur de spectre en temps réel RSA5000 à la DesignCon de cette semaine qui s’est tenue au centre de conventions de Santa Clara. J'ai écouté un exposé de Mike Rizzo, directeur général de Rigol en Amérique du Nord, puis une démonstration de Chris Armstrong, directeur du marketing produit et des applications logicielles de Rigol, tous deux capturés dans la vidéo de 2,5 minutes ci-dessous.

Analyseur de spectre en temps réel Rigol RSA5000.jpg

Analyseur de spectre en temps réel Rigol RSA5000

D'après ce que j'ai vu dans la démo, il s'agit d'un instrument extrêmement réactif – bien plus réactif qu'un analyseur à spectre balayé – avec plusieurs modes d'affichage de visualisation pour vous aider à isoler le signal significatif dans une mer de signaux et de bruits, en temps réel. Il est capable d’exécuter en continu 146 484 FFT / s, ce qui donne un minimum de 100% de POI (probabilité d’interception) de 7,45 µs. Pour obtenir ce type de performances, vous avez besoin d'une puissance DSP réelle. L'analyseur de spectre en temps réel Rigol RSA5000 tire cette performance d'une paire de SoC Xilinx Zynq Z-7015. (Vous trouverez beaucoup plus de détails sur l'analyse du spectre en temps réel et sur l'analyseur de spectre en temps réel RSA5000 dans la note d'application Rigol "Analyseur de spectre en temps réel contre analyseur de spectre", jointe à la fin de cet article. Voir ci-dessous.)

Rigol RSA5000 Display modes.jpg

Modes d'affichage de l'analyseur de spectre en temps réel Rigol RSA5000

Voici la brève présentation et la démonstration de l'analyseur de spectre en temps réel Rigol RSA5000 de DesignCon 2018:

Mike Rizzo m'a dit que les ingénieurs concepteurs de Rigol avaient choisi les SoC Zynq Z-7015 pour trois raisons principales:

  • Accès à large bande passante entre le PS (système de traitement) et la PL (logique programmable) du Zynq SoC
  • Excellents outils de développement, notamment Vivado HLS de Xilinx

Si vous recherchez un analyseur de spectre très performant, regardez le Rigol RSA5000. Si vous concevez votre propre système temps réel et que vous avez besoin de calculs rapides, associés à une réponse rapide de l’utilisateur, jetez un coup d’œil à la gamme de SoC Xilinx Zynq et de Zynq UltraScale + MPSoC.



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Webinaire gratuit SAE: puces reconfigurables pour …


Les véhicules autonomes en sont encore à leurs débuts et si vous concevez des systèmes de contrôle pour de telles machines, vous feriez bien d’envisager l’utilisation de technologies offrant une intelligence adaptable. (Voudriez-vous monter dans une voiture autonome qui n’est pas adaptable?)

La SAE (Société des ingénieurs de l’industrie automobile) estime qu’il s’agit d’un sujet suffisamment sérieux pour organiser un webinaire gratuit sur le sujet intitulé «Puces reconfigurables pour véhicules automatisés / connectés et cybersécurité. ”Il s’agit d’un webinaire de type panel avec les intervenants suivants:

  • Michael Dudzik, président de l'Institut de recherche IQM et boursier SAE
  • Mohammed Bergach, architecte système et logiciel, Kontron
  • Lazaar Louis, directeur principal du groupe de marketing produit, Tensilica IP, Cadence
  • Ahmad Nasser, directeur principal, Département de l'innovation des systèmes avancés de l'automobile, Renesas Electronics
  • Paul Zoratti, architecte principal de système d'aide à la conduite, division automobile Xilinx

Animé par Lisa Arrigo de SAE International.

Le webinaire aura lieu le 22 février. Plus de détails et inscription ici.



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PCIe Gen5 ???? TE Connectivity claque à 32 Gbps / voie pour …


Il n'y a pas encore de PCIe Gen5, mais il y a un avenir de 32 Gbps / voie et TE Connectivity l'a démontré lors de la DesignCon 2018 de cette semaine. Le but réel de la démonstration était de montrer les capacités du système de connecteur Sliver de TE Connectivity, qui comprend connecteurs câblés. Dans la démo de DesignCon, quatre canaux acheminent des flux de données de 32 Gbps via des connecteurs à montage en surface et à angle droit pour créer une maquette d'un futur périphérique de stockage amovible. Ces flux de données de 32 Gbps sont générés, transmis et reçus par des émetteurs-récepteurs Xilinx UltraScale + GTY à l'épreuve des balles qui fonctionnent de manière fiable à un débit de données théorique de 32 Gbps / voie du PCIe Gen5 malgré une perte de 35 dB par le système de démonstration.

Voici une vidéo d'une minute de la démo:



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Le nouvel ensemble Zybo Z7-20 à 299 $ de Digilent comprend …


Aujourd'hui, Digilent a annoncé un forfait de 299 USD comprenant sa carte de développement Zybo Z7-20 (basée sur un SoC Xilinx Zynq Z-7020), une caméra vidéo couleur Pcam 5C 5Mpixel (1080p) et un bon pour l'environnement de développement Xilinx SDSoC. (Le prix est identique à celui d’une carte de développement Zybo Z7-20 sans caméra.) La carte de développement Zybo Z7 comprend un nouveau connecteur FFC à 15 broches qui permet à la carte de s’interfacer avec la caméra Pcam 5C via un CSI MIPI à 2 voies. 2 et interfaces I2C. (Ce connecteur est compatible avec les broches du port de la caméra FFC du Raspberry Pi.) La caméra Pcam 5C est basée sur le capteur d’image Omnivision OV5640.

Digilent Zybo Z7-20 Dev Board.jpg

Digilent a créé le projet de démonstration Pcam 5C + Zybo Z7 pour vous aider à démarrer. La démonstration accepte la vidéo de la caméra Pcam 5C et la transmet à un écran via le port HDMI du Zybo Z7. Toutes les adresses IP utilisées dans la démonstration, y compris un récepteur D-PHY, un décodeur CSI-2, un convertisseur Bayer vers RGB et une correction gamma, sont gratuites et à code source ouvert. Vous pouvez ainsi étudier exactement le fonctionnement du décodage D-PHY et CSI-2, puis le développer. vous possédez des produits de vision intégrés.

Si vous voulez cet accord, vous feriez mieux de vous dépêcher. L'offre expire le 23 février, soit dans trois semaines.



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Virtex UltraScale + FPGA enrichi de co-emballés …


La vidéo de 2 minutes ci-dessous montre un FPGA Xilinx Virtex UltraScale + opérationnel, optimisé avec une mémoire DRAM HBM (mémoire à large bande passante) intégrée, utilisant la technologie éprouvée 3 de Xilinx.rdprocessus de fabrication 3D de nouvelle génération. (Xilinx a commencé à expédier des FPGA 3D en 2011, en commençant par le Virtex-7 2000T, et nous livrons ce type d’appareils depuis.)

Cette vidéo a été réalisée lors de la première journée d'utilisation du dispositif sur silicium et fonctionne déjà à pleine vitesse (460 Go / s), sans erreur, sur 32 canaux. Le Virtex UltraScale + XCVU37P est un grand appareil entièrement programmable avec:

  • 2852K cellules de logique système
  • 9Mbits de BRAM
  • 270Mbits d'UltraRAM
  • 9024 tranches DSP48E2
  • 8 Go de mémoire DRM HBM intégrée
  • 96 émetteurs-récepteurs GTY SerDes de 32,75 Gbps

Quelles que soient vos exigences, quelle que soit votre application, il est probable que ce FPGA extrêmement puissant vous apportera tout le gros du travail (traitement, mémoire et E / S) dont vous avez besoin.

Voici la vidéo:

Pour plus d'informations sur la famille de périphériques Virtex UltraScale + HBM améliorée, voir «Les FPGA Xilinx Virtex UltraScale + intègrent 32 ou 64 Gbits de HBM et offrent une bande passante mémoire 20 fois supérieure à celle de la technologie DDR.



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Avnet place quatre ateliers de conception MiniZed Speedway …


L'Avnet MiniZed est une carte de développement incroyablement peu coûteuse basée sur le SoC Xilinx Zynq Z7007S avec WiFi et Bluetooth intégré. Il est actuellement disponible au prix de 89 $ sur le site Avnet. Si vous souhaitez commencer rapidement à utiliser cette carte de développement, Avnet est prêt à vous aider. À ce jour, quatre ateliers de conception MiniZed Speedway ont été mis en ligne afin que vous puissiez apprendre à votre convenance et à votre rythme. Les quatre ateliers sont:

Dans le développement du Zynq Hardware Speedway, vous découvrirez le cœur unique du processeur ARM Cortex –A9 à mesure que vous explorerez son ensemble de périphériques AXI robustes. Ce faisant, vous utiliserez les outils des systèmes intégrés Xilinx pour concevoir un système SoC Zynq AP, vous ajouterez une adresse IP Xilinx ainsi qu'une adresse IP personnalisée, vous exécuterez des applications logicielles pour tester l’adresse IP et, enfin, déboguer votre système intégré.

Dans le développement du logiciel Zynq Speedway, Xilinx SDK vous sera présenté et expliquera comment il offre tout le nécessaire pour faciliter la conception de logiciels Zynq.

Découvrez comment installer PetaLinux 2017.1 et créer un système Linux intégré ciblant MiniZed à partir d’un système d’exploitation Ubuntu exécuté sur une machine virtuelle. Dans les travaux pratiques, découvrez les outils Yocto et PetaLinux pour importer votre propre conception de matériel FPGA, intégrer des applications d'espace utilisateur et configurer / personnaliser PetaLinux.

À l'aide de flux éprouvés pour SDSoC, l'étudiant apprendra à naviguer dans SDSoC. Dans le cadre de travaux pratiques, nous allons créer un design pour une plate-forme fournie, puis une plate-forme pour Avnet MiniZed. Vous verrez comment accélérer un algorithme dans le laboratoire du cours.

Avnet MiniZed 3.jpg

Avnet MiniZed Dev Board



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Assistant vocal ouvert Mycroft Mark II Kickstarter P …


Open Voice Assistant de Mycroft AI, basé sur la plate-forme de capture de sons distante d'Aaware et le Xilinx Zynq UltraScale + MPSoC, est un projet Kickstarter lancé vendredi dernier. (Voir “Nouveau projet Kickstarter: l’assistant vocal open source Mycroft Mark II est basé sur la plate-forme de capture de sons d’Aaware fonctionnant sur une plate-forme Zynq UltraScale + MPSoC.. ”) Le projet Mycroft Mark II a été intégralement financé en sept heures incroyablement courtes, ce qui a garanti son déroulement. Après seulement quatre jours, le projet a dépassé de 300% l'objectif de 50 000 dollars annoncé. À ce jour, 935 bailleurs de fonds ont annoncé une contribution de 150 801 $. Le projet est donc un projet en cours et l'équipe de projet élabore actuellement des objectifs ambitieux pour étendre la portée du projet.

Voici deux raisons pour lesquelles vous pourriez vouloir participer à cette campagne Kickstarter:

  • Le Mycroft Mark II est un haut-parleur intelligent open-source mains libres avec écran tactile. Il offre une reconnaissance vocale avancée dans le champ lointain et de multiples mots de veille pour les services cloud basés sur la voix tels que Alexa et Google Home d’Amazon, grâce à la technologie d’Aaware. (Voir “Vous souhaitez turbocharger Alexa ou Google Home d’Amazon? Le kit basé sur Zynq d’Aaware est l’outil dont vous avez besoin.”) L’enceinte intelligente finie nécessite une garantie de 129 USD (ou 299 USD pour trois d’entre elles), mais la version pour le kit de développement du Mycroft Mark II ne nécessite une promesse que de 99 USD, ce qui est bon marché pour les kits de développement. (Remarque: il ne reste plus que 88 de ces kits à ce jour.)
  • Vous pouvez considérer le Mycroft Mark II comme un kit de développement open source Zynq UltraScale + MPSoC à 99 USD doté d'un écran tactile qui permet également le contrôle vocal, que vous pouvez utiliser comme plate-forme pour une variété d'applications de cloud computing IIoT. , ou des projets intégrés. C'est en soi une offre très attrayante. Comme l'indique la page du projet Mycroft Mark II Kickstarter: «Le Mark II possède des fonctionnalités spéciales qui facilitent le piratage et la personnalisation, sans parler de la documentation complète et d'une communauté sur laquelle s'appuyer lors de la construction. Le support de notre communauté est au cœur de la mission Mycroft. »C’est beaucoup pour un kit de développement inférieur à 100 USD, vous ne pensez pas?

Enceinte intelligente Mycroft Mark II Xray Diagram.jpg

Diagramme Xray pour l'assistant vocal Mycroft Mark II



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Besoin d'une formation pour utiliser le Zynq UltraScale + M …


Si vous souhaitez suivre une formation intensive sur Xilinx Zynq UltraScale + MPSoC, l’une des plus puissantes familles de processeurs d’application intégrés (avec logique programmable) que vous pouvez lancer dans une application de traitement intégré, le cours de 3 jours de Hardent intitulé «Conception de systèmes intégrés pour Zynq UltraScale + MPSoC"Pourrait bien être ce que vous cherchez. Une version en direct de l’apprentissage en ligne démarrera le 7 février avec des cours en personne en direct prévus en Amérique du Nord du 21 février (à Ottawa) au mois d’août. La planification se trouve sur la page Web référencée.

Vous voudrez certainement un plan de cours complet avant de prendre votre décision, donc voici:

  • Présentation de Zynq UltraScale + MPSoC – Présentation de l’appareil Zynq UltraScale + MPSoC All Programmable.
  • Application Processing Unit – Présentation des membres de l'APU (basés sur les processeurs Arm Cortex-A53 64 bits) et de la configuration et de la gestion du cluster d'APU.
  • Unité de traitement en temps réel – Présentation des différents éléments de la RPU, notamment le processeur double cœur Arm Cortex-R5 et différents modes de configuration.
  • QEMU – Introduction à Quick Emulator: un outil d’émulation pour le périphérique Zynq UltraScale + MPSoC qui vous permet d’exécuter un logiciel à tout moment, où que vous soyez, sans le matériel réel.
  • Unité de gestion de la plateforme – Outils et techniques de débogage de votre conception Zynq UltraScale + MPSoC.
  • Démarrage – Apprenez à mettre en œuvre un système intégré, y compris le processus de démarrage et la création d’image de démarrage.
  • AXI – Découvrez comment les systèmes PS (système de traitement) et PL (logique programmable) et Zynq UltraScale + de MPSoC se connectent pour permettre aux concepteurs de créer des systèmes embarqués très performants avec un traitement à la vitesse du matériel.
  • Horloges et réinitialisations – Présentation des fonctions de synchronisation et de réinitialisation de Zynq UltraScale + MPSoC, en mettant davantage l’accent sur les capacités que sur des implémentations spécifiques.
  • SDRAM et QoS DDR – Apprenez à configurer la SDRAM DDR du système pour optimiser les performances du système.
  • Protection du système – Couvre tous les éléments matériels prenant en charge la séparation des domaines logiciels au sein du PS du Zynq UltraScale + MPSoC.
  • Sécurité et logiciels – Vous explique comment utiliser les fonctions de sécurité du système Zynq UltraScale + MPSoC dans le contexte de la conception de systèmes intégrés et introduit plusieurs normes.
  • Technologie ARM TrustZone – Présente l’utilisation de la technologie Arm TrustZone.
  • Linux – Discussion et exemples vous expliquant comment configurer Linux pour gérer plusieurs processeurs.
  • Yocto – Compare les méthodes de construction du noyau entre une compilation "pure" Yocto et la construction Xilinx PetaLinux (qui utilise Yocto "sous le capot").
  • OpenAMP – Introduction au concept du cadre OpenAMP de la Multicore Association pour le multitraitement asymétrique sur des architectures de processeurs hétérogènes comme le Zynq UltraScale + MPSoC.
  • Virtualisation matérielle / logicielle – Couvre les éléments matériels et logiciels de la virtualisation. Un laboratoire vous montre comment utiliser les hyperviseurs.
  • Hyperviseur Xen – Commence avec une description des hyperviseurs génériques, puis aborde les détails de la mise en œuvre d'un hyperviseur basé sur Xen.
  • Prise en charge de l’écosystème – Présentation des systèmes d’exploitation, des piles de logiciels, des hyperviseurs, etc. pris en charge par Zynq UltraScale + MPSoC
  • FreeRTOS – Présentation de FreeRTOS avec des exemples d'utilisation.
  • Pile de logiciels – Introduit le concept de pile de logiciels et décrit les nombreuses piles disponibles pour le Zynq UltraScale + MPSoC.

Inscrivez-vous ici.



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